1.LVDS差分信號電路原理

一種電平標準。 差分信號在串行通信中有着十分廣泛的應用，典型應用有PCIE中的gen1，gen2，gen3，gen4，gen5，SATA接口，USB接口等。就是LVDS指的是低壓差分信號，

典型的電氣接口標準LVDS（low voltage differential signaling）如圖所示

LVDS源端驅動器由一個恆流源（通常約為3.5mA，最大不超過4mA）驅動一對差分信號線組成，如圖所示。Q1,Q4與Q2,Q3組成兩對根據輸入輪流導通。接收端的接收器本身為高輸入阻抗，所以幾乎全部的驅動電流都流經100Q的終端匹配電阻，並在接收器輸入端產生約350mV的電壓。當源端驅動狀態反轉變化時，流經匹配電阻的電流方向改變，於是在接收端產生高低邏輯狀態的變化。

2.LVDS信號抗干擾能力分析

信號傳輸過程中常常需要翻轉，電壓越高，所需翻轉時間越長，電壓越低，所需翻轉時間越短，但低電壓也意味着一點點干擾也會讓電壓產生相對較大的浮動，LVDS在低壓的情況下彌補了抗干擾能力弱的難題。

3.常見的LVDS參數

1）正負信號Vp(n)：差分信號成對出現，在IO端口對上規定其中一個為正(Vp)，另一個為負(Vn)
2）共模電壓Vcm：共模電壓是指正負兩個信號電壓平均值，即Vcm=(Vp+ Vn)/2。 3）差分擺幅Vd：差分電壓是兩個信號差值，即Vd=Vp-Vn。

4.XILINX的LVDS兼容問題

在XILINX的7系列FPGA中,存在high-performance (HP) and high-range (HR) 兩種 I/O bank。

HP BANK	HR BANK
性能接口，主要用於DDR或其他高速接口 BANK電壓最高為1.8V	承受更廣泛的電平標準， BANK電壓最高為3.3V
只擁護LVDS18	支持LVDS33、LVDS25 、LVDS18
只支撐1.2V，1.5V，1.8V供電，不再擁護2.5V和3.3V供電	承受1.2V，1.5V，1.8V，2.5V以及3.3V供電

但在實際的使用過程中，我們會遇到FPGA引腳與LVDS（以及LVDS_33，LVDS_25）信號相連時兼容性的問題.

其實只要按照下面圖 1和圖 2流程進行判斷即可。

針對LVDS的兼容性，圖 1和圖 2已經可以解決絕大多數問題了，這裏做一些補充和解釋。

1. 很明確的結論：作為輸入引腳時，VCCO不等於1.8V的Bank有可能行連接LVDS電平標準輸入；VCCO不等於2.5V的Bank有可能可以連接LVDS_25電平標準輸入。但是作為LVDS輸出引腳時， 相應Bank的VCCO必須與電平標準的電壓相匹配。
2. VCCO是IO Bank的Output Driver的驅動電源，Input Receiver中部分功能是由VCCAUX供電的。這就解釋了為什麼作為輸入引腳時，電平標準可以與VCCO不匹配。當然Input Receiver也受到VCCO的影響，見第3條。
3. 圖 1和圖 2中都做了就是當LVDS作為輸入引腳時，判斷是否行使用的第一條原則是，作為輸入信號的絕對電平不能超過VCCO+0.2V這個絕對電壓門限，否則有可能損壞引腳的Input Receiver。這TxVOCM + TxVOD/2 < VCCO +0.2V

5.XILINX的LVDS輸入引腳DC特性

當LVDS作為輸入引腳時，判斷是否行使用的第二條原則就是對比信號輸入與Xilinx相關器件的LVDS的共模電壓以及差分擺幅的指標是否滿足。例如Kintex系列的器件需要查閲DS182中的相關參數，如下圖所示。

6.XILINX的LVDS輸入電路設計

1)電路原理分析

為適應共模電壓在寬範圍內的變化，一般情況下，LVDS的接收器輸入級還包括一個自動電平調整電路，該電路將共模電壓調整為一固定值。

如下圖所示，AC耦合電容將DC電壓阻斷，也就是TX端的共模電壓不會傳到RX端，RX端只能接收到差分的輸入信號，而RX端的共模電壓通過RBIAS進行調節，以滿足RX端接收到的絕對電壓不會超過VCCO+0.2的要求.

2)官方原理圖示例

ZCU106使用了AC耦合電路(BANK供電為1.2V，而晶振的VOS為1.2V，VCO = 0.35V)