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Nov 22 2025

gjnet - FPGA：邏輯功能的仿真與驗證_FPGA_timerring

一、新建tb文件 進行例化 定義輸入信號和輸出信號 將輸入信號與被測試模塊連接到一起 定義時鐘信號 含義是定義clk為高電平，延時10納秒後取反 定義復位信號 先通過復位將D觸發器設置為零，在仿真時間線上往後推移201ns，多等一納秒是為了避免

觸發器 , 時鐘週期 , 後端開發 , fpga開發 , 右鍵 , Python

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