一、新建tb文件 進行例化 定義輸入信號和輸出信號 將輸入信號與被測試模塊連接到一起 定義時鐘信號 含義是定義clk為高電平，延時10納秒後取反 定義復位信號 先通過復位將D觸發器設置為零，在仿真時間線上往後推移201ns，多等一納秒是為了避免
MCTP規範是由(DMTF)發佈，廣泛應用於許多電腦與伺服器架構中，因其定義了系統管理控制器(management controller)如何與受控裝置(如PCIe擴充卡、硬碟)進行通訊。MCTP(Management Component Transport Protocol)是一種位元組對齊(byte-aligned)訊息系統，運行在現有的實體層或通訊
最近閒來無事，通過公司項目，對數字電路設計比較感興趣，於是接觸了Verilog 硬件描述語言，對FPGA產生了濃厚的興趣。 對Verilog和FPGA不瞭解的朋友們可以自行百度，本文只作為我的筆記。 一、Verilog語法 Verilog的基本設計單元是“模塊”(block)。一個模塊是由兩部分組成的，一部分描述接口，另一部分描述邏輯功
